作者ahoyhoy (!!)
看板Electronics
标题[请益] FPGA实现SDRAM Controller
时间Fri May 21 22:13:19 2010
大家好~
最近努力在实现 SDRAM Controller
FPGA是用Virtex5 XCVL110
SDRAM是晶豪科 16*1MB, -7 grade (<=143MHz)
constraint部份只有下 i_osc_clk 的constraint
(clk-to-pad, pad-to-setup不会下@_@)
系统架构
i_osc_clk => (DCM) => clk_1x => module_1
|
V
=> clk_1.5x => sdram_ctrl => FPGA_PAD => SDRAM_CTRL_SIGNAL
=> data_gen => FPGA_PAD => SDRAM_DATA_IN
=>............=> FPGA_PAD => SDRAM_CLK
<= data_recv <= FPGA_PAD <= SDRAM_DATA_OUT
clk_1x = 66.667 MHz
clk_1.5x = 100 MHz
不知道这样看得懂吗@_@
除了 module_1 外，其它都是在 clk_1.5x domain下。
module_1会打一个trigger通知sdram_ctrl从SDRAM准备写入/读取资料
现在很困扰的问题就是FPGA <=> SDRAM 之间的问题，由於PAD/Board delay的关系
让 SDRAM_CLK、SDRAM_DATA_IN、SDRAM_CTRL_SIGNAL 不能完全同步，
导致写入 / 读出的资料有时会不正确。
想请教有FPGA实务经验的前辈们，该从什麽方向寻找解答呢?
感谢!!!
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 118.169.75.135
1F：→ zerocustom00:最简单方式就是去Lattice抓SDR Ctrl下来改改吧. 05/21 23:37
2F：推 pupucar:IO 都有使用FPGA的IO block吗? 05/22 20:04
3F：→ ahoyhoy:没有特别指定IO，合成时好像会自动加入IOB? 05/23 16:29