作者mozzan (mozzan)
看板Electronics
标题[问题] 我的verilog 除频方法错了??
时间Tue Apr 20 15:31:45 2010
input rst,clk;
input pause_push;
reg [23:0] driver;
wire clk1;
assign clk1=driver[23];
always @(negedge clk or negedge rst)
begin
if(!rst)
begin
driver<=24'h000000;
end
else
begin
driver<=driver+1;
end
end
always @(negedge rst or negedge clk1)
begin
.
.
.
.
以上是我的除频方法
我烧到fpga後，我clk1 侦测不到，
请问是我的方法错了吗??
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.118.234.185
1F：推 baoerking:侦测不到，不一定是code写错呀 04/20 15:41
2F：→ mozzan:我的ASSIGN 那改成15以下就又测的到了 04/20 16:40
3F：→ mozzan:会不会是合成的问题?? 04/20 16:40
4F：→ horsehead:原频率多快 可能是太慢了你还没等到 04/20 16:56
5F：推 luckyBF:印象中曾经遇过!!有可能是合成的问题~ 04/20 20:34
6F：推 luckyBF:分两个15bit做做看好了!! 04/20 22:20
7F：→ bakerly:我也觉得是除到太慢了，要不要全拉出来看看啊.. 04/23 21:22