※ 引述《ilovepachaya (我是好牛肉)》之铭言： : ※ 引述《zxvc (执着)》之铭言： : : 使用Design Compiler时，如果有加scan chain DFT， : : insert_dft後要用write_scan_def写出scan chians的资讯给後面的APR tool使用。 : : 我有个design是在core-level作synthesis，也写出了scan def档。 : : 後来再包一层top-level(或chip-level)连接scan chain。 : : 问题来了，我在APR(如IC Compiler)时不能以core-level产生的scan def档读入， : : 会出现hierarchy path不正确的问题，这是因为我多加了一层chip-level module : 是的 因为您的design是 CHIP chip level 但您的scandef而是core level : 所以会出现hierarchy path不正确 : : 请问我要如何在chip-level写出scan def档？ : : 我己试到把core netlist与chip module都读进Design Compiler， : : 但怎麽试就是写不出正确的scan def， : : 有时候甚至写出的档案是没有任何scan chain。 : : 正确的操作步骤为何？ : 两种方式解决 : 1.一样执行core-level synthesis并写出scandef : 之後修改scandef的内容，例如 本来是从top/scan_out : 可能要改成 opad_scan_out/O : 就是自行修改成CHIP level的格式 core-level syn scandef档我打开看过，不过不确定要如何改。 是每一个paths都要改吗？ : 2.直接执行CHIP level synthesis : 这方法较简单 写出来的scandef直接使用不需修改 其实我知道chip-level syn可以避开这个问题。 但我之所以这次不用chip-level syn的原因是： 我用的制程(UMC 90nm)的IO pads是bidirectional pads。 每个pad不止两个pins，还有一些control pins。 在scan chain insertion时，Design Compiler(DC)会依据 你用set_dft_signal所指定的port去串。DC会从port跨过pad 接到core。问题是因为bidirectional pads有太多pins， DC无法判定跨过pads後要往哪个pins接到core，所以有可能发生接错的情形。 像我chip-level syn的结果，我的scan data in ports就没接到我的core。 : 请你参考 谢谢你的建议。 --

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