作者CompileUltra (超强合成器)
看板Electronics
标题Re: [问题] verilog 改成随机输入时为什麽没输出?
时间Tue Apr 6 22:55:18 2010
小弟建议这位大大
准备个:
1.verilog或数位电路的书
2.ncverilog
3.verdi
把testbench, input/output pattern, 电路架构,
仔细的想过後跑模拟sim出来
再把电路这部份放进altera里面
这样会比较好 也比较有效率
※ 引述《psw (ICK)》之铭言：
: 各位先进大大好,
: 跟各位请教个问题..
: 原本1是a,b,x是我自定的输入值,这样可以正确的输出值,
: 2改成随机输入a,b,x时郤没有输出值,问题在哪? = =
: 第一个解决问题者,小弟给你P币二百(因为没什麽可以给的 = =)
: BestRegards
: ^^
: 以下的codecsh 1和2
: ---
: 1.
: module modtest(
: input [4:0] x,
: input [4:0] a,b,
: input clock,
: output [12:0] m
: );
: reg [12:0] x_1;
: always@(posedge clock)
: begin
: a=8;
: b=4;
: x=7;
: x_1=512-((1024*((x-a)))/b);
: end
: assign m=x_1;
: endmodule
: ---
: 2.
: module modtest(
: input [4:0] x,
: input [4:0] a,b,
: input clock,
: output [12:0] m
: );
: reg [12:0] x_1;
: always@(posedge clock)
: begin
: x_1=512-((1024*((x-a)))/b);
: end
: assign m=x_1;
: endmodule
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 118.160.165.192
1F：推 finalhaven:Design Compiler出来讲话了= = 04/07 00:06
2F：推 bighead319:这次输出的log档很短 应该合很快 XD 04/07 00:47
3F：→ paullai:XDD 04/07 01:39
4F：推 pierreqq:同意,我觉得他大概把电路写出来然後放在altera里去跑... 04/16 15:16
5F：→ pierreqq:除了砍掉重练,很难给他建议.. XD 04/16 15:18