目前我的设计中会使用到clk1(50Mhz)跟clk4(200Mhz)两种不同时脉的电路 其中有一部分的电路大概如下 ╭ ╮ ┌──┐ path ┌──┐ ╭ ╮ CB_circuit ───┤ ├────┤ ├── CB_circuit ╰ ╯ │DFF1│ │DFF2│ ╰ ╯ ┌─┤ │ ┌─┤ │ │ └──┘ │ └──┘ │ │ clk4 clk1 将data送给主电路 │ ▼ ┌───┐ ┌───┐ ↑ │ ↑ │ clk1 ─┘ └───┘ └─── ┌┐┌┐┌┐┌┐┌┐ ↑│↑│↑│↑│││ clk4 ─┘└┘└┘└┘└┘└ (其他运算) ▲ │ 这个clk触发後把data送给DFF2 而DFF2触发後,将data送给主电路 上面的电路主要目的是 将时脉为clk1的子电路输出数值送给时脉为clk4的主电路去做其它处理 ========================================================================= 我想请问一下关於这样的电路在QuartusII里要怎样做设定... 目前我是看这个网站的教学 http://ppt.cc/zbxA 我的clk是透过ALTPLL IP 做倍频,产生clk1跟clk4 而上面网页没特别提到这样的有没有要别设定 我就照上面的方法做然後自己在"胡搞"设定一下.....(也不知道方法对不对= =") 最後合成完後....report是可以看到 met timing requirement / YES 但我看"列出前200条速度最慢路径"的report.... 发现只要是上面电路的path,在report里面都会显示none(DFF1跟DFF2之间的path) 例如这个连结里红色圈起来的部分 http://ppt.cc/0-64 我想问这样的结果是合理的吗? 它有没有真的把DFF1跟DFF2之间的path timing考虑进去? 还是说还要加上什麽的设定....不然出现none感觉怪怪的~ =========================================================================== 先在这跟各位说声谢谢了 因为这部分周遭的人都不会....我也第一次弄 = =" 如果上面有讲不清楚的地方....可以跟我讲一下,我在解释清楚一点.... --

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