※ 引述《wxyz666 (vff )》之铭言： : 在Layout的时候~我们都知道cell和cell之间距离越小越好 : 但是还是会有距离 : 请问大家~如果为了减少delay : 应该注重降低R值还是C值呢？ : 把线宽变宽~R小、C大 : 还有一说法是 : 因为Gate端看进去的阻抗是无限大 : 所以没有电流流入 : 因此C值比较重要 : 请问是这样子吗？ : 感谢 就速度考量，layout时，cell与cell之间的距离不能太小的说法并不是绝对。 （在0.13um下，彼此相邻太近会有制程上的问题。）你应该要说，同样宽度下，避免 用poly或是diffusion这类高阻值来当长的连接线使用。 另外，我们不会希望将线变宽，比起电容的影响，我们倒比较在乎它是否会撑大面积 (size)，毕竟，一寸area一寸金。老板不会希望你只为了增加零点几nS的时间，而将晶片 面积变大。 若无法使用较宽的线而使电阻降低，那我们会使用较低电阻的导线，好比M1不行就换M2 M2不行就换M3，或是乾脆M2与M3两条合并使用，上头打满VIA，再不然若担心电容的问题 那导线之间就隔远一点，或是不要在彼此的下方跑线（避免电容的边际效应(fringing effect），再不然就在源头加大一点driver的size，多插一点buffer，或是更改一下跑线 的架构....很多方法可以解决RC问题。 -- 在台湾，何谓R&D工程师? 1.Reverse and Decap :IC反相工程，去胶，打开封装，拍照，复制电路布局。 2.Resign and Die :没死的就操到辞职，没辞职的就操到死。 3.Rework and Debug :计画永远跟不上变化，变化永远跟不上老板的一句话! 4.Relax and Delay :太过於轻松(Relax)，那麽就会Random Death (随时阵亡) 但是外派到大陆的台弯郎，晚上是R (鸭)陪客户，白天是D (猪)任人宰割! --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 203.66.222.12