作者ballstick (球棍)
看板Electronics
标题Re: [问题] 一些verilog的问题...
时间Sun Jan 10 22:30:34 2010
※ 引述《ballstick (球棍)》之铭言：
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※ 发信站: 批踢踢实业坊(ptt.cc)
: ◆ From: 123.192.112.2
: → karyuuissen:感谢... 我warning已经debug完了^^ 01/04 02:20
: → CompileUltra:大哥 premier只比pro多可以和routing tool结合做 01/06 00:35
: → CompileUltra:physical synthesis亚 就好像你会说dc topo比dc还会 01/06 00:36
: → CompileUltra:压 timing 麻 不见得把 01/06 00:36
: 推 zxvc:针对楼上两句：DC Topo要用到DC Ultra，所以会比DC压得好 XD 01/06 05:21
: → zxvc:但DC Topo跟DC Ultra+WLM比起来，只差在DC Topo估的timing 01/06 05:24
: → zxvc:比较准、...。但timing optimization的能力应该是大同小异。 01/06 05:25
我只是复述 synplify 负责 training 的人所说的话
当然他也说 Vertex 4 会差比较多
Vertex 5 由於架构的关系
synplfy premier 跟 pro 比较没有差
在大型的 project 里面
至少我公司的 project
我想美规数位电视的 demod 已经算很大了吧
routing delay dominate timing
能结合 routing tool 当然有可能会比较好
timing 是看 route 之後的结果
你 optimize timing 却没考虑 routing tool
你觉得会是 optimal solution 吗
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 123.192.112.2
※ 编辑: ballstick 来自: 123.192.112.2 (01/10 22:31)
1F：推 zxvc:但还有一种可能。就是有估routing delay flow的timing极限会 01/11 08:02
2F：→ zxvc:不会比没估的flow的极限差(指synthesis)？ 01/11 08:03
3F：→ zxvc:结果到了physical design，没估虽然掉比较多，但最後与有估的 01/11 08:04
4F：→ zxvc:差不多？ 01/11 08:05
5F：推 zxvc:後来想想我上述假设是在不估routing delay flow，timing 01/11 08:14
6F：→ zxvc:optimization的程度可以达到"有估的timing去掉routing delay 01/11 08:15
7F：→ zxvc:"的程度。但不估的flow，没有routing资讯，如何达到近似"不估 01/11 08:17
8F：→ zxvc:(抱歉，上一行最後两个字有错) 01/11 08:18
9F：→ zxvc:"有估的timing，减去routing delay"呢？所以你这种说法还满有 01/11 08:20
10F：→ zxvc:道理的。不过以我个人使用TSMC018 DC-WLM(有估，估不准) v.s. 01/11 08:21
11F：→ zxvc:DC-Topo(有估，较准)，到physical design的timing 01/11 08:24
12F：→ zxvc:optimization的差异还不太大，不像原来DC使用DC Ultra後 01/11 08:26
13F：→ zxvc:timing optimization有显着的提昇。 01/11 08:26
14F：→ zxvc:可能是Design不够大，或制程还不够先进(可能90nm会有明显差异 01/11 08:28
15F：推 zxvc:讲一个八卦，Synopsys DC Graphical甚至在synthesis考虑到 01/11 08:32
16F：→ zxvc:congestion问题。只是CIC似乎还没有买，我没得玩。 01/11 08:34
17F：推 zxvc:刚才研究了一下，其实DC 2008.09就有DC Graphical，只是需要 01/11 14:17
18F：→ zxvc:额外的DC-Extension license。详见compile_ultra -congestion 01/11 14:18