作者zxvc (执着)
看板Electronics
标题[问题] DC Ultra与SoC Encounter
时间Wed Jan 6 05:59:48 2010
请问有用过Design Compiler Ultra (DC Ultra)不知道有没有遇过一个问题？
就是产生出来的gate-level Verilog netlist读进SoC Encounter後，
直到placement完，如果中途没有作DFT scan chain reorder，
电路功能都还是正确的，甚至作到routing完都没问题，
但只要有作scan reorder(不管何时)，电路功能就发生改变、不是原本的功能！
我有个接别人的Verilog design就有这种问题。
但我学长的Verilog design都可以顺利的跑完，
DC Ultra+WLM+SoC Encounter with scan reorder。
但我的就是不行，我也试过DC Topo+SoC Encounter with scan reorder也是有问题。
但我如果不使用Verilog netlist格式，而使用
Synopsys DDC+DC Topo(使用DC Ultra)+IC Compiler with scan reorder
是可以跑到routing都不会有问题。
我怀疑过是转出来的Verilog netlist有问题，但presim又是对的。
至於为什麽想用DC Ultra+SoC Encounter，
其实只是想知道究竟是不是哪种Verilog coding style会造成这奇怪的结果。
我为什麽会认定是SoC Encounter scan reorder出问题？
因为我有一次去trace一个讯号发现问题出在某个scan DFF的D输入居然被reorder。
照正常来讲scan reorder应该只是reorder Q到SI(scan in)的顺序，不会动到D吧。
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