作者WizardRush (插很大)
看板Electronics
标题Re: [问题] 一些verilog的问题...
时间Fri Jan 1 04:04:51 2010
我知道<=都代表同步更新
但如果像这样呢：
always@(posedge clk) begin
A = B;
C <= D;
end
always@(posedge clk) begin
E <= F;
G = H;
end
这四条的先後顺序还是A先再来C、E一起然後G吗？
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一个always里面，不能同时存在=和<=，跑一下simulation，
tool应该会告诉你有error吧！
再来一个电路里面本来就会有critical path，他会决定你一
个周期至少需要多少，不是你做了某些改良，critical path
就会消失..
另外你又问了很多谁跑得比较快的问题，那我想请问一下你是
怎麽定义快或是慢呢？是指谁的gate delay比较大的意思吗？
你要不要先思考一下你的问题到底是...？
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◆ From: 114.32.63.115
※ 编辑: WizardRush 来自: 114.32.63.115 (01/01 04:07)