作者arloha (我要去澳洲玩!!!)
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标题[问题] verilog有内建的latch元件吗?
时间Sat Dec 26 20:03:17 2009
之前上课听学校老师说在数位设计上尽量避免有latch的出现
在这方面一直不是很了解为何要避免...
另外现在我的设计需要使用latch
不知道在verilog的语法上有没有直接呼叫latch元件来使用
(就像是structural style里,可以直接使用and.or之类的元件)
我刚刚试过直接用 latch tch(out,in,en); 这样来测试...
compile不会出现error但在跑function的时候输出却都是零!?
所以想问有没有人使用过....
如果没办法的话....看来只有自己写一个latch的ocde了
先谢谢各位了!
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 114.45.17.110
1F：推 ilovepachaya:我的作法是直接呼叫simulation model的latch来使用 12/28 14:44
2F：推 gieks:verilog只是描述语言 不会有什麽元件 你说的and/or正确说应 01/02 15:49
3F：→ gieks:叫primitive, 然後是的你可以自己define你的latch primitive 01/02 15:49
4F：→ gieks:回到第一点 只要是大型的数位系统都是flip-flop based 因为 01/02 15:50
5F：→ gieks:时序很好控制 又不易受制程影响造成timing的不确定性 01/02 15:51
6F：→ gieks:再加上, 一般数位电路的verilog会在合成时产生latch都是由於 01/02 15:52
7F：→ gieks:coding style不妥 造成timing violation或根本合出垃圾 01/02 15:53
8F：→ gieks:如果你是直接要有latch的应该不是这种数位电路 是比较特殊功 01/02 15:53
9F：→ gieks:能的吧 01/02 15:53
10F：推 ckcson:一个字, transparency, 当latch enable的时候, Q会随着D的 04/10 00:05
11F：→ ckcson:变化,而马上改变, 你有把握关起来的时候取到的刚好是稳定的 04/10 00:06
12F：→ ckcson:D值吗? 正因为这种不确定性, 所以clock based较易掌握,只要 04/10 00:07
13F：→ ckcson:注意有无setup time,与 hold tim violation即可 04/10 00:09
14F：推 ckcson:latch 要掌握开启的责任周期 相对不易 04/10 00:12