作者horsehead ( NNNN)
看板Electronics
标题Re: [请益] verilog如何在一个always判断触发源？
时间Wed Nov 4 23:03:12 2009
※ 引述《Darrens (小胖子)》之铭言：
: 谢谢各位的回答
: 我是使用Quartus II还有Max plus II两个软体来模拟
: 程式如下
: module counter(CLK, reset, count);
: input CLK, reset;
: output [6:0] count;
: reg [6:0] count;
: always@(reset or CLK)
: begin
: if(reset==1)
: begin
: count=0;
: end
: else if(CLK==0)
: begin
: count=count+1;
: end
: end
: endmodule
: 但跑出来count的值却不正确
: 不会像一般那样，一直加1
: 我有用另一套软体模拟却是正确的
: 但我程式最後还是要烧到fpga里
: 却连maxplus2的模拟都过不了
: 想请问一下
: 这到底是什麽问题啊??
: 我实在是找不到问题所在= =
: 有没有人可以好心帮帮我…
: 非常感谢~~
always@(negedge CLK or posedge reset)
if(reset==1)
count=0;
else
count=count+1;
你要这样写 不然以你的写法 当然会出问题
你的设计中没有clk关键字 你的counter 会有race condition
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.228.73.132
※ 编辑: horsehead 来自: 61.228.73.132 (11/04 23:03)