作者horsehead ( NNNN)
看板Electronics
标题Re: [请益] verilog如何在一个always判断触发源?
时间Wed Nov 4 22:56:21 2009
※ 引述《Darrens (小胖子)》之铭言:
: 我想问个关於触发的问题
: 我写的程式里有一段是这样:
: always@(negedge load)
: begin
: if(load==0)
: begin
: count=count+1;
: end
: end
: load是一直在高准位的值
: 但每一小段时间就会变low
: 之後再马上变回高准位
: 我有确定if里面会执行
: 我想要计算变成low时的次数
: 却一直跑不出计数出的次数
: 不知道我这样的写法是不是有问题??
: 谢谢~~
: 另外我想再问一下
: 在always里,是否可写成
: always@(posedge clk or a or b)
: 这样的写法??
: 非常感谢~~
always @(negedge load or negedge rst)
if(!rst)
count <= 0 ;
else
count <= count + 1 ;
第一个这样试试看
第二个问题你的 a ,b 是想要有做什麽动作呢
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◆ From: 61.228.73.132
※ 编辑: horsehead 来自: 61.228.73.132 (11/04 22:57)