作者Darrens (小胖子)
看板Electronics
标题Re: [请益] verilog如何在一个always判断触发源？
时间Wed Nov 4 22:49:36 2009
谢谢各位的回答
我是使用Quartus II还有Max plus II两个软体来模拟
程式如下
module counter(CLK, reset, count);
input CLK, reset;
output [6:0] count;
reg [6:0] count;
always@(reset or CLK)
begin
if(reset==1)
begin
count=0;
end
else if(CLK==0)
begin
count=count+1;
end
end
endmodule
但跑出来count的值却不正确
不会像一般那样，一直加1
我有用另一套软体模拟却是正确的
但我程式最後还是要烧到fpga里
却连maxplus2的模拟都过不了
想请问一下
这到底是什麽问题啊??
我实在是找不到问题所在= =
有没有人可以好心帮帮我…
非常感谢~~
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1F：→ colinshih: level/edge 傻傻分不清, 请画电路, beginner 11/05 05:29