感谢你的回应.. 可是 不太懂... 是这样的意思吗.. assign clk1=(scan_en)?clk:clk_gen clk--------------------------|\ | _______ | |_____clk1 |__|clk gen|____________| | |_______| clk_gen |/ | scan_en 感谢 ※ 引述《ilovepachaya (我是好牛肉)》之铭言： : ※ 引述《maxwellee (maxwell)》之铭言： : : 我在Design compiler中加入scan设定 : : 可是发现导入不了除频电路 : : 请问是还要再加入什麽设定吗? : : 听说有除频电路的话 要再加入一条scan : : 可是加入後 他还是吃原来的clk 请问还要加入什麽设定吗? : : 以下是原来使用的设定: : : compile_ultra -scan : : set_dft_configuration -fix_set enable : : set_scan_configuration -chain_count 1 -clock_mixing mix_edges : : set_dft_signal -view exist -type ScanClock -timing {45 55} -port {clk} : : set_dft_signal -view exist -type Reset -active 1 -port rst : : set_dft_signal -view spec -type ScanEnable -port se -active 1 : : set_dft_signal -view spec -type ScanDataIn -port {inr[7]} : : set_dft_signal -view spec -type ScanDataOut -port {out0r[7]} : : set_scan_path chain1 -view spec -scan_data_in inr[7] -scan_data_out out0r[7] : : create_test_protocol : : preview_dft -show all : : dft_drc : : insert_dft : : dft_drc -coverage_estimate : 有除频器的地方可以在除频器的前面加上一个mux : 在function mode 时mux pass 除频後的clock : 在test mode时mux pass 原始的clock : 在串 : scan时 将mux的sel脚设为test mode : 这样在串scan chain时clock会将原始的clock与除频後的clock mix在一起 : 就可以pass过去 : mux的sel脚 可以跟scan_en用同支脚就可以 --

※ 发信站: 批踢踢实业坊(ptt.cc) ※ 编辑: maxwellee 来自: 203.68.162.102 (11/03 11:16)