※ 引述《wwwok (勇敢的坚持下去)》之铭言： : 想请问大家一下 : 在做电路模拟的时候 : 会只跑一个CORNER吗 : 例如某T社提供的制程 : 包含了TT、FF、SS、FS、SF : 我发现我电路在某些CORNER会出现电晶体不在想要的区域内 : 这样是我电路设计上的问题吗？ : 那问题会是出在电路的哪里呢？ : 应该怎麽样避免出现在不同区域内的电晶体差异呢？ : 多谢各位了 这些TT、FF、SS、FS、SF等的corner case，代表制程偏移的范围 (FF: Fast-NMOS,Fast-PMOS...)，甚至你还要搭配电压与温度来作选择。 因此，这样会产生一些排列组合。 在这些组合之中或许会有两个是极端条件，即best case与worse case。 举个例： 好比你的产品要操作在 2.7~3.5V,温度是 0~85度 best case 是：3.7V、-5度、FF worse case 是：2.5V、90度、SS 　Normal case 是：3.0V、25度、TT 设计之初，一定要确保normal case是可以正常工作。 在一开始的电路模拟就得考虑这些因数，找出这三个corner case，然後针对这三种 情况修改你的设计。你提到有些corner会让电晶体哭哭，那莫，十之八九该电晶体可能 操作在比较危险的区域，电路设计肯定有问题。 之所以有问题，或许你在改电路之初没有参考代工厂给你Electricla Rule或是忽略了 model card里头对不同corner下，电晶体参数的描述。这些都是重要的设计讯息。 另外，你得找出哪些参数最易受影响。好比MOS中的W/L是制程决定，一定要抓个margin ，而Vth是受温度...，不然，只要有任何变动，你的元件就挂了。 毕竟，从电路设计源头这端解掉制程/温度/电压变动的问题才是比较妥当的作法。 虽然无法达到心中最完美的设计但至少是合适的，这才是on target。 最後，在Layout上，电阻的选择，尽量用不受温度影响的implant layer （poly与well电阻之间的取舍），电容亦是。重要的MOS两旁记得也要加上dummy， 来消除制程变动......诸如此类。 -- 在台湾，何谓R&D工程师? 1.Reverse and Decap :IC反相工程，去胶，打开封装，拍照，复制电路布局。 2.Resign and Die :没死的就操到辞职，没辞职的就操到死。 3.Rework and Debug :计画永远跟不上变化，变化永远跟不上老板的一句话! 4.Relax and Delay :太过於轻松(Relax)，那麽就会Random Death (随时阵亡) 但是外派到大陆的台弯郎，晚上是R (鸭)陪客户，白天是D (猪)任人宰割! --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 203.66.222.12