※ 引述《ccjin (别活在自己的地狱里)》之铭言： : 抱歉 想了很久 也找了很多资料 还是不了解 : 首先 setup time 跟 电路的 clock 有关 : clock 的最快速度取决於 setup time + combinational logic delay +.... : 有资料说 hold time 跟 clock 无关 : 所有的timing path 都需符合一个原则: delay不能太大但也不能太小 : 不能太大可以理解 , 不能太小 这? : 对於 hold time的定义我已经乱了 : 只好请教大家了　 setup time 定义是什麽 ? 是 data 在 clock sample edge 之前要保持稳定的最短时间 hold time 定义是什麽 ? 是 data 在 clock sample edge 之後要保持稳定的最短时间 在clock sample edge 起来的同时 会去戳外面的 data 进来暂存器 如果资料在 同一时刻也跟着变化 那 clock sample edge 过後你戳到的资料到底是 1 还是 0 呢 ? 很难判定对吧 这跟你标准逻辑制程的电晶体闸极电容有关 如果你的逻辑 闸在制造上有一点误差 导致电容值不太一样 在上面那种情形发生时 你又在暂存器 後面 fant out 出去两个以上逻辑闸 很有可能会一个判定为1另一个却判定为0 同一个信号 内部居然有两种结果 那电路一定就死翘翘了 所以为了避免这种情形发生 数位设计会希望 在 clock sample edge 起来附近前後 一段时间data可以保持稳定不变动的 这样我就可以很放心我是sampling到一个稳定 的值 而这段稳定的时间 在 clock sample edge 出现之前那段就叫做 setup time 而在 clock sample edge 出现之後那段就叫做 hold time hold time 顾名思义 就是我要在 clock sample edge 出现之後把资料"hold"住一段 时间才能变化 让新的下一笔资料进来 大概就是这个意思 另外补充一点 假设 clock sample edge 出现在 5 ns 而该电路的 setup time 为 1.5 ns 而 hold time 为 2 ns 就代表 我要在这个 clock sample edge 正确采样到 资料的话 我的这笔资料 要在 5 ns - 1.5 ns = 3.5 ns 就要出现而且要稳定不能变动 直到 5 ns + 2 ns = 7 ns 後才能变化让下一笔资料进来 而在资料出现的时间 到下一笔资料可以出现的这段时间 3.5 ns (7 ns - 2.5 ns) 称为最小脉波宽度 意思就是你资料要被正确撷取到 他必须维持最短的时间是多少 ※ 编辑: horsehead 来自: 61.228.77.86 (10/16 00:37)