作者ccjin (别活在自己的地狱里)
看板Electronics
标题[问题] 检查最小延迟的hold time
时间Thu Oct 15 22:06:20 2009
抱歉 想了很久 也找了很多资料 还是不了解
首先 setup time 跟 电路的 clock 有关
clock 的最快速度取决於 setup time + combinational logic delay +....
有资料说 hold time 跟 clock 无关
所有的timing path 都需符合一个原则: delay不能太大但也不能太小
不能太大可以理解 , 不能太小 这?
对於 hold time的定义我已经乱了
只好请教大家了
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.141.12.109
※ 编辑: ccjin 来自: 220.141.12.109 (10/15 22:15)
1F：推 pow:Setup和Hold time其实是同一件事 拆成两部分看 10/15 22:21
3F：→ pow:重点就是 和clock有关系的电路 必须在clock edge之前就稳定 10/15 22:22
4F：→ pow:直到clock edge过了一段时间之後 才可以变 10/15 22:23
5F：→ ccjin:谢谢 P 大 ~ 10/16 07:57
6F：→ ccjin:获益良多 10/16 08:17