作者volare929 (PTT新手)
看板Electronics
标题Re: [问题] 乘法器
时间Wed Oct 7 21:28:47 2009
※ 引述《ccjin (hello......)》之铭言：
: 用 Xilinx ISE 时候
: verilog 打个 '*' 就会帮我合成一个乘法器
: always(posedge clock2) begin C <= A*B ; end
: 像这样 C 只要一个 clock2 就可以跑出来了
: 但是乘法器的运作通常都必须靠好几个步骤
: 位移 相加 位移 相加 .... 这样不是会用到好几个时脉周期吗 ?
: 为什麽可以 一个周期的 clock2 运作答案就出来了
: 难道是本身的乘法器就是用更快别的 clock1 去跑
: 我给的 clock2 只是控制乘法器的输出时间 ?
ISE 帮你合的乘法器并不知道你的clock2的period为多少
但是合成结束後，ISE会跑出这个电路的最大操作频率
你的clock2最大就只能这样。
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