※ 引述《ccjin (hello......)》之铭言： : 用 Xilinx ISE 时候 : verilog 打个 '*' 就会帮我合成一个乘法器 : always(posedge clock2) begin C <= A*B ; end : 像这样 C 只要一个 clock2 就可以跑出来了 : 但是乘法器的运作通常都必须靠好几个步骤 : 位移 相加 位移 相加 .... 这样不是会用到好几个时脉周期吗 ? : 为什麽可以 一个周期的 clock2 运作答案就出来了 : 难道是本身的乘法器就是用更快别的 clock1 去跑 : 我给的 clock2 只是控制乘法器的输出时间 ? 考虑两个4-bit的单纯做加法当作一个clock的周期 两个4-bit相乘实际上会怎样呢？ xxxx xxxx xxxx +)xxxx ----------- 我们都看到会有多个数相加的地方出现 考虑每两个数做一次加法、然後*0/1用mux来做整合起来进加法器的一部份 那麽4bit乘法会需要2 clock 当然，FPGA这样做是把这个加法当作全都是一个combinational电路的话 是可以当作一个clock内做完，但是电路的"max operation frequency"就会变慢 如果有办法切成几个较快的步骤的话，就是变成乘法这个动作需要较多的时脉数 也就是白算盘里面会提到CPI(clock per instruction) CPI*Clock 才能计算出平均每个指令需要花多少时间 如果你用1.8GHz的CPU，可是CPI是2 比起你用3.0GHz的CPU，可是CPI是5 前者每秒可以处理900M个指令（平均上） 後者每秒可以处理600M个指令 你还会觉得3.0GHz是比较好的吗？ 以上，希望有回答到你的困惑 Electronics BM deathcustom -- ╭ █◣◢█ ╮ ╭ ███◣╮ ╭═══╮ ╭═════╮ ╭═════╮ ║ ████ ╰══╯ █ ◥█╰══╯◢ ☆ ╰═╯ ◢▌ ◢╰══╯ ║ ║ ████ ◢◢◣ █◣ █ ◢█◣ █ ◢ ◢█◣ ██◣ █ ◢█◣ ╴ ║ ˙ █◥◤█ █◤ ███◤ █◢◤ █ █ █◢█ █▌█ █ █◢◤☆ ￣ρ▄ ║ ║ ◥ ◤ █ ● █◥█◣ ◥█◤ █ ◤ ◥◤◥ ◥█◤ █ ◥█◤ ╰〈╭▄﹀║ ╰New York Yankees═ ◤ ════ #40 ◤ Chien-Ming Wang═◤═══ψTheAnswer3╯ --

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