作者Trai (Trai)
看板Electronics
标题[问题] gate-level simulation 问题
时间Sun Aug 30 11:34:58 2009
有个困扰很久的问题想请教板上的大大
在做gate-level模拟时因为只想要验证netlist的function，所以使用不annotate sdf
的simulation，参考网路上找到的资料使用 ncverilog的指令如下
ncverilog TOP_SYN.v -v tsmc18.v -v RA1SHD_1024x32.v +notimingcheck
+delay_mode_zero
但是结果是错的，netlist中logic 的行为完全不对。
因为不知道原因为何我改用vcs来试试看，使用的指令如下
vcs -v TOP_SYN.v +v2k +notimingcheck +delay_mode_zero -v tsmc18.v
-v RA1SHD_1024x32.v
这一次结果好多了，从波型上看到netlist function上跟预期的结果一样。
但是memory的行为还是错的，写入某个位址的资料无法正确的读回来。
不知道板上是否有人有遇过相同的问题～～ 谢谢各位～
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◆ From: 140.113.241.157
1F：→ corevalue:clock path有cell吗?是否不同path经过的cell不一样? 08/30 13:58
2F：→ Trai:因为有做clock gating所以clk path上会被加上一些gating cell 08/31 14:12
3F：→ Trai:因此想使+delay_mode_zero来避免因为clk 讯号的延迟造成模拟 08/31 14:13