作者jordanplus (想飞)
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标题Re: [问题] 关於design compiler TSMC .18合成的问题
时间Mon Jul 6 12:01:17 2009
我试了一下
DC 0809 SP-5
合出来似乎没有你说的现象.....
照理应该会直接把clk接CPN
1.可能是你的LIB没有这种有CPN的CELL
2.把你的NETLIST and synthesis script PO上来看看
module TEST ( H, clk, reset, H_new );
input H, clk, reset;
output H_new;
DFNSND1 H_new_reg ( .D(H), .CPN(clk), .SDN(reset), .Q(H_new), .QN() );
endmodule
※ 引述《naruhina (科科勒~~)》之铭言：
: 最近在跑合成时
: 发现到DFF用negedge trigger会有问题
: 如下面所写的code
: module DFF (H,clk,reset,H_new);
: input H,clk,reset;
: output H_new;
: reg H_new;
: always @ (negedge clk or negedge reset)
: begin
: if (reset==1'b0)
: H_new<=1'b1;
: else
: H_new<=H;
: end
: endmodule
: 我发现到合成出来的档案
: 除了flip-flop外 还会加入一堆DLY4X1的硬体
: 如果是用posedge clk的话 合出来是正常的
: 就算我新生一个clk_bar把clk反向
: 并将clk_bar改成posedge trigger
: 合出来的硬体还是会像原先用negedge clk一样会多了一些DLY4X1的硬体
: 由於我需要negedge trigger的function
: 但在合成时却无法正确合出来
: 请问该问题该如何解决
: 谢谢
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20080628 後山埤二号出口 故事就从这里开始....
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◆ From: 61.66.243.96
1F：推 naruhina:感谢回答 我用别人的script档就合的出来 07/08 10:24
2F：→ naruhina:可能是我script哪边有问题吧 07/08 10:24