※ 引述《M9407120 (妖)》之铭言： : 个人先叙述自己了解的 : 使用FPGA来设计电路时，可以使用PLL来将其时脉倍频~ : 并可使用暂存器或逻辑电路来做除频的动作，以便分给其他IC使用~ : 那之中Clock tree~ : 与直接使用FPGA倍频，之後再用暂存器或逻辑电路除频的方式有何不同呢? 最基础的概念画个图给你看你就了解了 dT dT dT clk_in─┬Buff─┬Buff─┬Buff─┐ blk_1 blk_2 blk_3 blk_4 所以block_4跟block_1差3*dT这麽多时间 有时候就可能会出现error（尤其在高速的运算电路里） 如果我们改用 clk_in─────────┐ Buff ┌───┴───┐ Buff Buff ┌──┴──┐ ┌──┴──┐ Buff BuffBuff Buff │ │ │ │ blk_1→→→blk_2→blk_3→→→blk_4 那每个block跟clk_in都差3*dT 彼此之间clock的差距就可以消失（理想上） （当然实际上还是会差一点，因为每个Buff看到的loading不太相同） 另外有人说从四个角落都有CLOCK进来 那还是会有delta T的问题 所以clock skew/partition/arrangement一直是intel/motorola等大厂的重点 他们每隔几年就会自己发几篇PAPER -- ╭ █◣◢█ ╮ ╭ ███◣╮ ╭═══╮ ╭═════╮ ╭═════╮ ║ ████ ╰══╯ █ ◥█╰══╯◢ ☆ ╰═╯ ◢▌ ◢╰══╯ ║ ║ ████ ◢◢◣ █◣ █ ◢█◣ █ ◢ ◢█◣ ██◣ █ ◢█◣ ╴ ║ ˙ █◥◤█ █◤ ███◤ █◢◤ █ █ █◢█ █▌█ █ █◢◤☆ ￣ρ▄ ║ ║ ◥ ◤ █ ● █◥█◣ ◥█◤ █ ◤ ◥◤◥ ◥█◤ █ ◥█◤ ╰〈╭▄﹀║ ╰New York Yankees═ ◤ ════ #40 ◤ Chien-Ming Wang═◤═══ψTheAnswer3╯ --

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