作者zxvc (修行)
看板Electronics
标题[问题] SystemC V.S. HDL
时间Fri May 8 07:30:09 2009
我最近在学习SystemC。我跟朋友在讨论一个问题。
我认为如果使用SystemC以RTL去modeling，那还不如直接用HDL去写RTL。
况且目前HDL的RTL可以合成，SystemC的RTL不能合成。
但我朋友认为SystemC的RTL虽然目前不能合成，但还是有它的好处，
就是它的模拟速度"应该"比用HDL simulators模拟RTL"还快"。
但我对於"模拟比较快"这一点有点怀疑。
目前SystemC与HDL的simulators对於RTL的模拟都是event-driven，
就是event发生才重新计算。所以我觉得HDL simulators不会输多少。
如果说SystemC simulator的RTL simulation真的效能比较强，
那为何HDL simulator不能学呢！？平平都是RTL...
各位觉得有没有道理？
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西方三圣：
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《佛说阿弥陀经》
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十一面观音咒：
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◆ From: 140.115.220.219
※ 编辑: zxvc 来自: 140.115.220.219 (05/08 07:30)
1F：推 pow:这方面我不懂 但是我知道SystemC一定要学 05/08 07:54
2F：→ zxvc:楼上，其实我对SystemC的未来抱着一些疑虑。EDA三大厂之一， 05/08 11:28
3F：→ zxvc:Synopsys，已经不玩SystemC了，不知道是不是要去玩 05/08 11:29
4F：→ zxvc:SystemVerilog？ 05/08 11:30
5F：→ zxvc:不过不管用哪种语言，system-level modeling的方法应该是大同 05/08 11:32
6F：→ zxvc:小异的。学会这些基本功，不管跳去哪种语言应该都会容易上手 05/08 11:33
7F：→ zxvc:不过我觉得我一直拿SystemC与SystemVerilog作比较不是很好， 05/08 12:10
8F：→ zxvc:其实目前的SystemVerilog不怎麽system-level，它比较属於HDL 05/08 12:12
9F：→ zxvc:+HVL (hardware verification language)。 05/08 12:12
10F：→ zxvc:不如说SystemVerilog根本不是system-level modeling语言！？ 05/08 12:14
11F：→ zxvc:那为什麽要叫"System"，就让人疑惑了。 05/08 12:16
12F：→ zxvc:至於为什麽Synopsys要退出SystemC，也是个谜。不知道有没有人 05/08 12:17
13F：→ zxvc:知道为什麽。 05/08 12:17
14F：推 tkhan:问问业界的学长，就知道没必要学.. 05/08 12:46
15F：推 pow:好吧 可能我在美国听到的跟台湾那边环境不一样 05/09 06:17
16F：→ dogmachi:SystemC的RTL modeling很慢并没有比较快,SystemC强调的在 05/10 03:17
17F：→ dogmachi:於transaction level modeling,很少直接用SystemC写RTL 05/10 03:20
18F：→ dogmachi:如果你可以写RTL 表示system的规格已定好了 那何必用到 05/10 03:22
19F：→ dogmachi:SystemC呢？ 05/10 03:26
20F：→ zxvc:谢谢各位的资讯。 05/11 23:27
21F：推 wuhuhu:SystemC主要用在TLM或是Behavior吧 写成RTLcompile速度 07/14 19:18
22F：→ wuhuhu:并不会比较快丫 07/14 19:19