作者lulumic (噜噜米)
看板Electronics
标题Re: [请益] 关於除频电路(verilog)
时间Tue May 5 13:21:07 2009
※ 引述《maxwellee (maxwell)》之铭言：
: : → lulumic:考虑 skew 及 latency, 法 B 比 A 好, 倒数又比正数好 04/30 13:32
: 请问是说如果是二倍周期的话 法A比较好(首篇推文)
: 然後四倍周期的话法B比较好吗?(上篇推文)
: 再请问倒数怎麽设计呢?
电路大概是长这样子:
module ClockDividor (CLKD8, CLKD4, CLKD2, CLKSEL_GlitchFree, CLKSEL, ARST_N, CLK);
output CLKD8, CLKD4, CLKD2;
output CLKSEL_GlitchFree;
input CLKSEL;
input ARST_N;
input CLK;
reg [2:0] counter;
wire CLKD8 = counter[2];
wire CLKD4 = counter[1];
wire CLKD2 = counter[0];
always @(posedge CLK or negedge ARST_N) begin
if (!ARST_N) counter <= 3'b0;
else counter <= counter - 1;
end
reg CLKSEL_GlitchFree;
always @(negedge CLK or negedge ARST_N) begin
if (!ARST_N) CLKSEL_GlitchFree <= 1'b0;
else if (counter == 3'b000)
CLKSEL_GlitchFree <= CLKSEL;
end
endmodule
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◆ From: 61.66.243.100
1F：推 maxwellee:感谢^^" 05/06 20:42