作者sasako (只想把你留在心中)
看板Electronics
标题Re: [问题] 请问一个基本的verilog问题
时间Sun May 3 08:04:10 2009
※ 引述《adgj103 (噗)》之铭言：
: 想请问一下
: 当资料要输入进去一个呼叫的组合电路(在这边举的例子为一个乘法器"mult")时
: mult U1 (.A(a),.B(b),.P(p));
: a,b,p必须要是wire的形式还是reg也可以呢？
: 以下是一个简单的例子
: 不知道各位大大觉得这样可以吗？
: 谢谢
: module mod(I1,I2,out,clk,reset);
: input [1:0] I1,I2;
: output[2:0] out;
: reg [1:0] I1_reg;
: always @ (posedge clk)
: begin
: if (reset)
: I1_reg <= 2'd0;
: else
: I1_reg <=i_reg+1;
: end
: mult U1(.A(I1_reg),B(I2),.P(out));
: endmodule
我觉得是可以的啦！
就像是
wire [1:0] I1_wire = I1_reg ;
然後你再把呼叫的mult里面的I1_reg改成I1_wire
拉一条线出来接在乘法器...
不过你还是看看compile有无错误，没有的话，应该是可以的吧!
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◆ From: 220.135.103.42
1F：推 adgj103:谢谢 :) 05/03 15:10