作者n052111089 (QQ)
看板Electronics
标题[问题] 关於verilog signal%varieble问题
时间Sat Apr 11 11:32:49 2009
a = b + c; varieble
a <= b + c; signal
我看书上又提到seqential statemment跟concurrent statement
然後又写得很矛盾= =
让我搞不清楚哪一个是哪一个了..........
烦请大大解惑
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◆ From: 122.121.204.212
※ 编辑: n052111089 来自: 122.121.204.212 (04/11 11:33)
1F：推 ksmrt0123:a=b+c叫blocking assignment; a<=b+c是nonblocking 04/11 12:20
2F：→ ksmrt0123:google 'verilog blocking nonblocking'有很多参考资料 04/11 12:21
3F：推 zxvc:原po，你用的这些专有名词似乎是VHDL来的。 04/11 20:45
4F：推 zxvc:一楼的专有名词才是Verilog常见的用语。 04/11 20:47
5F：→ zxvc:至於哪些东西跟Verilog等价我就不敢保证了。我不太熟VHDL。 04/11 20:48