作者bbuc (C&C++完美经典)
看板Electronics
标题[问题] 一些数位ic design遇到的问题
时间Fri Apr 10 01:53:28 2009
各位好,我是一个做数位design的研究生
关於design中设计的方式遇到一些问题
希望有识者能不吝给予指教
在与他人讨论的过程中
我了解到一颗IC的input与output都必须要用register档住
因此在作为control讯号的input port就有些问题
由於是一个multi-mode的电路
在我原本的写法
input port作为电路内部的control讯号来切换mode时(非clk/rst)
可能会有数千个fanout
因为整个电路的动作都被这个讯号所控制(如控制mux)
如果我用register挡住这个讯号
synthesis时似乎因为fanout过大而使得这个储存控制讯号的register变得很大
delay也较长
而不挡时似乎在syn这个阶段比较不会有这个问题
我将我想问的问题条列如下:
1.是否真的一定要用register档住input,不能直接由input进去控制
(此讯号在同一mode下为constant)
2.若一定要用register档住,fan out又过大的话,可以在synthesis时用
set max fanout指令来解决吗? 这个指令似乎是用加buffer的方式来解决
那麽这些buffer会不会造成timing的延迟呢
3.max fanout一般适当的值是多少? (操作频率希望能高於150MHz)
4.有人建议我用手刻clock tree的方式去分这些讯号,请问这样是正统的写法吗?
5.这是额外的问题....因为我们是新实验室, 很多问题找不到人问
请问一般而言clock uncertainty应设为多少呢?
另外propagating delay和clk latency应该怎麽设呢?
虽然ic design lab有做过,但不知道实际量产的design有没有一个较标准的值呢?
不知道有没有违反问问题的伦理或是板规
若有请告知 谢谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.136.211.33
※ 编辑: bbuc 来自: 220.136.211.33 (04/10 01:54)
※ 编辑: bbuc 来自: 220.136.211.33 (04/10 01:55)
※ bbuc:转录至看板 Tech_Job 04/10 01:55
※ bbuc:转录至看板 ICDESIGN 04/10 01:57
1F：→ proach:用clock tree, 多级, 每级比例最佳解要自己求, good luck:) 04/10 02:00
2F：→ bbuc:请问一下 自己求的判断依据是什麽呢? 用post-sim模拟还是 04/10 02:06
3F：→ bbuc:syn或是pre-sim或其他呢? 04/10 02:06
4F：推 pow:第一个问题很简单 fan out这麽大 不在内部buffer 就要在外部 04/10 02:10
5F：→ pow:放buffer 而且有人在外部放buffer的吗 要放哪里 04/10 02:10
6F：→ pow:clock tree的设计我记得Rabaey那一本有提到 每集放3-4倍 04/10 02:13
7F：→ pow:要更快就要少倍数 要省电就要多 04/10 02:14
8F：→ bbuc:谢谢楼上的回应 我会去找书来看的 04/10 02:16