作者xzcvb (再拼一下)
看板Electronics
标题Re: [问题] 在LAYOUT时如何使电晶体更加"耐压"
时间Tue Jan 27 00:36:47 2009
※ 引述《cty (cty)》之铭言：
: 假设今天.35制程电晶体VGS 或 VDS 最大可耐压5V
: 想请教LAYOUT时该怎麽做才能使电晶体VGS和VDS耐压至10V以上?
: 感谢!
Overdrive是个常遇到的问题 不过5V OD到10V
坦白讲有点超过.
12V以上大概不用看了 5V OD 12V成功机率低.
先看一看5V device Breakdown voltage 有没有10V以上.
印象中大约落在 11-12V附近.
(NMOS/PMOS都要看)
A. On-time需求：
(1): 10V是常态性的偏压
--> 想办法对Fab要求调新的device吧, 5V元件去操常态性的10V风险太高
并不是非选 DDD结构不可.
--> 新元件要等model 生出来呦. 几个月跑不掉. 项目F也要看.
(2): 10V是瞬间性或工作时间很短的情形
--> 有机会用5V IO device去操 但reliability小心.
B. 如果A是(2) 再弄清楚电压源的电流能力：
(1): 电压源的电流能力很大(例如>1uA)
--> 较危险 如果是极短时间的高偏压
也不宜弄太高. 最好 <8V
(2): 电压源的电流能力很小(例如<1nA)
--> 较OK, 一般不会立即烧死.
不过有风险可能被hot carrier慢慢弄死.回到 A (1)&(2) on-time问题.
C. 如果要5V device来操 10V
BV vs Channel length trend 的data要拿到
--> 用来决定channel length.
不要以为BV与L无关...
D. Gate Oxide Integrity问题
Gate Oxide >8.0MV/cm的电场强度不要去玩.
E. Model 准确度的问题
OD一定会衍生model 不准的问题
-->要求量 10V 的IV curve叠model让你看.
F. Field device问题
去要一下field device的field threshold
10V有机会会有field turn on.
会有额外的device leakage贡献.
(一样NMOS/PMOS都要看, poly gate /M1 gate 共四种 都要看.)
使用上5V操到10V即使可行 也不要用在类比应用
Gds很糟的.
--
每一个问题还可以看情形展开成数个问题
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 122.120.36.75
1F：→ xzcvb:另外可以考虑使用DONUT device/Draw back 等等结构. 01/27 00:41
2F：→ xzcvb:OD的问题要够强的foundry interface 去谈比较稳当. 01/27 00:49
3F：→ xzcvb:因为OD并不是个轻松玩玩的问题. 01/27 00:49
※ 编辑: xzcvb 来自: 122.120.36.75 (01/27 00:55)
4F：推 cty:感谢热心回答!虽然不能完全理解XD，在Level shifter遇到的问题 01/27 02:03
5F：→ cty:是数位的 :P 想请教一下你提到的C点，是指L越大越能耐压吗? 01/27 02:07
6F：→ xzcvb:L大可以避开punch through的breakdown. 但是L大到一定程度 01/27 08:51
7F：→ xzcvb:就不再有贡献. 01/27 08:54
8F：推 moonls:推好文 01/27 12:48