作者jfsu (die)
看板Electronics
标题Re: [问题] 在LAYOUT时如何使电晶体更加"耐压"
时间Mon Jan 26 12:27:08 2009
※ 引述《cty (cty)》之铭言：
: 假设今天.35制程电晶体VGS 或 VDS 最大可耐压5V
: 想请教LAYOUT时该怎麽做才能使电晶体VGS和VDS耐压至10V以上?
: 感谢!
电路元件应该有分HV与LV的MOS才对，选颗HV的MOS吧
不然就是用ESD的MOS元件，但应该会很占面积才是。
另外，如果都没有选择，那就试着多围点guard ring，多打一些contact
layout时多放宽一点rule，虽然说这些方式或许没什麽用，但不无小补。
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对流血一周仍然不死的生物千万不能大意……。
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◆ From: 125.229.1.125
1F：推 cty:感谢热心回答 :) 01/26 20:56