作者zxvc (修行)
看板Electronics
标题[问题] SOC encounter的问题
时间Sat Jan 17 22:43:28 2009
请问我在用SOC encounter作physical design时，
hold time一直都过不了(WNS是负值)要怎麽解决？
我已经试过Timing Optimization，还是不行。
重新physical design好几次都不行。
Hold time violation都是出现在register to register。
我只是上课需要设计一个很小的电路，
应该只是哪里有设定不妥吧！？
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西方三圣：
http://p8.p.pixnet.net/albums/userpics/8/3/553683/1193661731.jpg
《佛说阿弥陀经》
http://web.cc.ncu.edu.tw/~93501025/amtf.doc
十一面观音咒：
http://file.buda.idv.tw/music/DBZFY04.mp3
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.115.220.219
1F：推 horsehead:检查一下 Clock path 的延迟是不是大於data path 的延迟 01/17 22:49
2F：推 kasl:你就加个delay cell 在 end path register 上啊 01/17 23:25
3F：→ zxvc:请问要如何加？加在哪个步骤？是加在design compiler合成出 01/18 07:48
4F：→ zxvc:来的netlist吗？是手动加吗？ 01/18 07:49
5F：推 pow:在RTL里面写 我要再这个register後面放两个inverter 01/18 09:57
6F：→ colinshih:当然是加在 netlist, 尽量不将intances写在RTL内 01/18 11:53
7F：推 horsehead:不要加那些有的没的吧..用timing constraint 去下delay 01/18 16:37
8F：→ horsehead:的参数比较好 01/18 16:37
9F：推 jordanplus:5楼的想必跟我一样被新人问到烦了... 01/19 22:13
10F：→ zxvc:感谢各位。我用Design compiler重新合成解决问题了。 01/20 07:41
11F：→ zxvc:就是在compoile design的时候有一个fix hold time only选项。 01/20 07:42