※ 引述《LINAN322 (新热血阳光男孩￾NN)》之铭言： : verilog如何将一个阵列传入子module中 : 想请问一下会写Verilog的神人， : 我们在写verilog的时候， : 如何将一个阵列传入子module中？？？ : 如： : //-----------------------------------------------------// : reg [9:0] a [1:0] //即长度为2bit的1*10的a阵列 : mod1 step1 (a,b) //传入mod1 module，输入a阵列，输出b阵列 : //-----------------------------------------------------// : 以上就是mod1 setep1 (a,b)中的，a的格式，我不知道怎麽设定输入？ : 我试过(a,b)，(a[0],b)，......等，都不行。 : 看过很多书， : 好像没有人在用。 : 请问这个问题有人会吗？？？ : 拜托帮忙了， : 谢谢。 : 我用的是ModelSim软体，谢谢。 你看你的mod1 module能不能改成只能处理一个vector。 如果可以，你可以多次呼叫mod1来处理： mod1 setep0(a[0], b); mod1 setep1(a[1], b); 如果你想自动化产生mod1，可以用loop generate： genvar i; generate for(i = 0; i <= 1; i = i+1) begin:setepArray mod1 setep(a[i], b); end endgenerate -- 西方三圣：http://p8.p.pixnet.net/albums/userpics/8/3/553683/1193661731.jpg 《佛说阿弥陀经》http://web.cc.ncu.edu.tw/~93501025/amtf.doc 十一面观音咒：http://file.buda.idv.tw/music/DBZFY04.mp3 --

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