※ 引述《ICRO (圣文大色胚)》之铭言： : pad limit 跟core limit 这个应该是说你有一颗chip，当你在决定它电路布局(layout)完成的尺寸(size)时， 有所谓的pad limit与core limit。前者是指，你所设计或使用的PAD，其电路布局 可能主宰了这颗chip的总面积(ex,你有48个pad，这些pad为了去fit某个leadfram， 或是得小於某个 die size，那不得不先摆好pad的位置，剩余的空间只能给core去使用 这里的core，包括了array, analog, logic...)这样一来，面积利用率会比较低 变成pad限制住你的core的设计(里头的block摆法，绕线...) 另一种core limit，就是跟pad limit相反，面积利用率较高。 基於一寸area，一寸钱，能做成 Core limit是最好。 : 同步延迟 这跟讯号传递有关。...待高手解释。 : Fault model 错误模型。这是用来在分析产品的生命曲线。待高手解释 : 时脉歪曲 : 拜托大家了 : 我看不懂 他的意思 所以才上来求救 -- 在台湾，何谓R&D工程师? 1.Reverse and Decap :IC反相工程，去胶，打开封装，拍照，复制电路布局。 2.Resign and Die :没死的就操到辞职，没辞职的就操到死。 3.Rework and Debug :计画永远跟不上变化，变化永远跟不上老板的一句话! 4.Relax and Delay :太过於轻松(Relax)，那麽就会Random Death (随时阵亡) 但是外派到大陆的台弯郎，晚上是R (鸭)陪客户，白天是D (猪)任人宰割! --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 203.66.222.12