作者peliuya (伪美少女学园长)
看板Electronics
标题[问题] verilog 建立 table 问题
时间Tue Dec 9 16:04:04 2008
我想用 verilog 建立一个 sin 的表格，其为200个14bit的阵列
想使其成为 parameter ，不知道该如何撰写其语法。
还是说 无法用 parameter 宣告？
只能宣告为 reg ，再搭配 initial 指定？
如果是後者的话， 语法该怎麽描述？
感谢各位先进。
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