作者FET (FET)
看板Electronics
标题[问题] RS232 transmitter
时间Fri Nov 21 17:40:49 2008
大家好，我写了一个RS232的transmitter
一次输入资料有8个bit，经过测试可以正常执行。
设计的input有：
clock
[7:0] in
start：收到positive edge之後会开始传
busy
output有一个bit
现在要传的资料有16bits，想再写一个module来吃输入16bit的transmitter
想法是用两个8bit的Tx
一个(Tx1)输入是in[7:0], 另一个(Tx2)输入in[15:8]
第一个输入的start可以直接由16bits的Tx来指定
但是第二个Tx不知道要怎麽来trigger
有想过要用negedge busy of Tx1
但是verilog怎麽写都没办法得到正确的结果
请问各位要用哪一个条件来触发Tx2开始？
不知道有没有参考书籍有这方面的知识？
谢谢大家。
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