作者howardkan (阿甘)
看板Electronics
标题[问题] verilog
时间Sun Oct 26 23:45:13 2008
不好意思 我想请问一下
下面是我的code的其中一个module
module HalfAdder( co, sum, a, b );
input a, b;
output co, sum;
xor x1( sum, a, b );
and a1( co, a, b );
endmodule
而在我的程式之中有一行是
HalfAdder out5_0( co50, sum50, co40, co41 );
我用nWave看结果 在某些时间 当 co40 和 co41 的值都是0时
co50却跑出'"x"
想要请问一下这是有可能的吗??
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.231.0.99
1F：→ sasako:用verdi去debug..指令就是verdi，再从verdi开nWave 10/27 00:41
2F：→ howardkan:已解决 谢谢 10/27 00:46
3F：→ sasako:verdi可以看到每一条讯号的值 要找这种bug应该很快 10/27 00:46