作者finalhaven (爆炸神威)
看板Electronics
标题[问题]请问Verilog有号数的问题..
时间Wed Oct 15 20:17:24 2008
我想问大大
我宣告三个变数
a,b,c
假设我要做有号数相加
a,b,c 三个wire 要宣告成signed吗?
或者是其中几根Wire 宣告成signed?
还有做有号数的相乘，观念也是跟相加一样吗?
因为我搞不太懂下面的三种情况
1.输入两个wire signed，输出不加signed
2.输入两个不加signed，输出是wire signed
3.三个都宣告成wire signed
做电路有号的数值运算的差别到底在哪边?
感谢各位大大
--
当在跑向终点的漫长旅程上，请不要忘记最初起点的梦想!
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.115.73.96
※ 编辑: finalhaven 来自: 140.115.73.96 (10/15 20:18)
1F：→ sasako:你有修过计组 逻设之类的东西吗？ 10/15 20:29
2F：→ finalhaven:有的，只是有点忘了@@ 10/15 20:40
3F：推 mouikkai:看你要用1补数还2补数 反正你知道怎麽反转回来取值 10/15 20:42
4F：→ horsehead:电路上信号只有vcc跟gnd两种电压没有什麽有号数无号数 10/15 22:23
5F：→ horsehead:你想用那些抽象的功能就只能根据逻辑设计的方法去把信 10/15 22:25
6F：→ horsehead:号编码再来做运算不是宣告成有号数或无号数他运算就会 10/15 22:26
7F：→ horsehead:对 所以还是去翻一下逻设或计算机组织看他如何定义实做 10/15 22:27
8F：→ horsehead:有号数无号数的运算 10/15 22:27
9F：→ acelp:有号数你就宣告signed就好 synthesis会帮你做掉 10/15 23:38
10F：→ horsehead:acelp 大大 应该还是要看哪家eda tool 吧 10/16 17:42
11F：→ colinshih:你怎麽不自已先想, 再验证是否和你想的相同 10/18 03:12
12F：→ colinshih:这些问题应该不难想懂吧 10/18 03:13