作者sasako (只想把你留在心中)
看板Electronics
标题Re: [问题] 请问这样的观念对吗(verilog HDL)?
时间Mon Aug 25 21:53:01 2008
※ 引述《Vampirespit (Vampirespit)》之铭言：
: 假如说我1个大模组
: 里面包了5个正缘触发的小模组
: (也就是说有五个模组各负责其功能 但都是正缘触发)
: 意示图↓
: ─────────────────────────────
: 大模组( 输入时脉clk )
: {
: 小模组1(正缘触发) outputI=inputI+1
: 小模组2(正缘触发) outputII=inputII-2
: 小模组3(正缘触发) outputIII=inputIII*3
: 小模组4(正缘触发) outputIV=inputIV/4
: 小模组5(正缘触发) outputV=inputV+5
: }
: ─────────────────────────────
: 想法一.↑上图大模组内的接线已省略 功能则是从小模组1接至小模组5
: 完成 outputV= { [(inputI+1-2)*3]/4]+5 } 的方程式
: 请问这样是不是这个大模组已经有pipeline的功能了呢?
: (也就是说 outputV= { [(inputI+1-2)*3]/4]+5 } 要5个clk後才会出来?)
: 想法二.
: 还是说当正缘触发时
: 那5个小模组也会 "一起" 被正缘触发而动作?(i.e.没有pipeline?)
: (也就是说 outputV= { [ [ (inputI+1-2)*3] /4] +5 } 1个正缘触发就出来了?)
: 可以请你们帮我澄清一下观念吗?
: 谢谢你们的收看 ╭(╴"╴)╮
这个嘛！五个output各自独立作自己的运算，一个正缘後，你会得到五个值...
说真的，不太想给你正确答案，你应该从书中获得观念...
举个例子，你自己举一反三吧...
....宣告自己想办法
assign c = a + b ;
assign e = register_1 + d ;
always (posedge clk or negedge n_rst) begin
if(!n_rst)begin
register_1 <= 0 ;
end
else begin
register_1 <= c ;
end
end
always (posedge clk or negedge n_rst) begin
if(!n_rst)begin
register_2 <= 0 ;
end
else begin
register_2 <= e ;
end
end
这样就是插了两排register在output处
有些人喜欢插在input，看习惯...
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◆ From: 140.114.15.152
1F：推 Vampirespit:为什麽说一个正缘後会得到五个值压...@Q@ 08/25 22:25
2F：→ Vampirespit:那些小模组有连在一起耶XD... 08/25 22:26
3F：推 bakerly:给你两个建议 1.随便找本arm的书都会讲到pipelin的观念， 08/26 09:48
4F：→ bakerly:有附图比较好懂。 2 先把什麽是同步逻辑搞懂再来看这个问 08/26 09:50
5F：→ bakerly:题会比较好。 08/26 09:50