作者Vampirespit (Vampirespit)
看板Electronics
标题[问题] 请问这样的观念对吗(verilog HDL)?
时间Mon Aug 25 19:57:58 2008
假如说我1个大模组
里面包了5个正缘触发的小模组
(也就是说有五个模组各负责其功能 但都是正缘触发)
意示图↓
─────────────────────────────
大模组( 输入时脉clk )
{
小模组1(正缘触发) outputI=inputI+1
小模组2(正缘触发) outputII=inputII-2
小模组3(正缘触发) outputIII=inputIII*3
小模组4(正缘触发) outputIV=inputIV/4
小模组5(正缘触发) outputV=inputV+5
}
─────────────────────────────
想法一.↑上图大模组内的接线已省略 功能则是从小模组1接至小模组5
完成 outputV= { [(inputI+1-2)*3]/4]+5 } 的方程式
请问这样是不是这个大模组已经有pipeline的功能了呢?
(也就是说 outputV= { [(inputI+1-2)*3]/4]+5 } 要5个clk後才会出来?)
想法二.
还是说当正缘触发时
那5个小模组也会 "一起" 被正缘触发而动作?(i.e.没有pipeline?)
(也就是说 outputV= { [ [ (inputI+1-2)*3] /4] +5 } 1个正缘触发就出来了?)
可以请你们帮我澄清一下观念吗?
谢谢你们的收看 ╭(╴"╴)╮
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