※ 引述《Vampirespit (Vampirespit)》之铭言： : 如题 : 请问大家 要如何用verilog HDL实现pipeline呢? : 有人跟我说是"外加一个更快的时脉下去作管线切换"的方式 谁说的压...呵呵 : 请问他说得对吗? 如果是的话 要怎麽实现呢? : 有没有板上会用verilog HDL实现pipeline的高手呢? : 可以分享一下您是如何写code的吗? : 还有想请问 当程式用pipeline完成後 : 用 QuartusII 软体合成电路之'clk'(在timing analysis里面)真的会变快吗? : 万分感谢 ^___^ 管线化是一种观念，在设计上的一种技巧... 假如你有观念，就不会问这种问题，就算今天写个有管线化的code... 你还是不会懂为什麽他会比较快... 这跟critical path有关系，因为他决定电路跑的period可以有多快... 至於如何实现，应该先明白哪种写法可以合成出flip flop(register)... 毕竟管线化就是在电路中插进一级一级的register... --

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