※ 引述《Vampirespit (Vampirespit)》之铭言： : 如题 : 请问大家 要如何用verilog HDL实现pipeline呢? : 有人跟我说是"外加一个更快的时脉下去作管线切换"的方式 : 请问他说得对吗? 如果是的话 要怎麽实现呢? : 有没有板上会用verilog HDL实现pipeline的高手呢? : 可以分享一下您是如何写code的吗? : 还有想请问 当程式用pipeline完成後 : 用 QuartusII 软体合成电路之'clk'(在timing analysis里面)真的会变快吗? : 万分感谢 ^___^ 这＝ ＝ 你要先搞清楚PIPELINE是怎麽实现的 如果弄懂的话，应该就不是问题了 基本上概念是像下面这样 原始动作： 输入→REG→动作一→动作二→动作三→动作四→动作五→REG→结果 5ns 3ns 10ns 4ns 4ns 本来一个操作一共可以切成五部分，如上 那麽这个操作一共要26ns完成 所以系统操作的周期最快为26ns 切完之後变成 CLK ─┬──────────┬──────┬──────────┐ 10ns ↓ ↓ ↓ ↓ 输入→REG1→动作一→动作二→REG2→动作三→REG3→动作四→动作五→REG4→结果 5ns 3ns 10ns 4ns 4ns 这样的话系统操作的周期可以缩短到10ns 关於PIPELINE的作法，在计算机结构都会有讲述 你可以自己参考一下 -- ╭ █◣◢█ ╮ ╭ ███◣╮ ╭═══╮ ╭═════╮ ╭═════╮ ║ ████ ╰══╯ █ ◥█╰══╯◢ ☆ ╰═╯ ◢▌ ◢╰══╯ ║ ║ ████ ◢◢◣ █◣ █ ◢█◣ █ ◢ ◢█◣ ██◣ █ ◢█◣ ╴ ║ ˙ █◥◤█ █◤ ███◤ █◢◤ █ █ █◢█ █▌█ █ █◢◤☆ ￣ρ▄ ║ ║ ◥ ◤ █ ● █◥█◣ ◥█◤ █ ◤ ◥◤◥ ◥█◤ █ ◥█◤ ╰〈╭▄﹀║ ╰New York Yankees═ ◤ ════ #40 ◤ Chien-Ming Wang═◤═══ψTheAnswer3╯ --

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