作者Vampirespit (Vampirespit)
看板Electronics
标题[问题] 请问大家 要如何用verilog HDL实现pipeline呢?
时间Sun Aug 24 20:37:04 2008
如题
请问大家 要如何用verilog HDL实现pipeline呢?
有人跟我说是
"外加一个更快的时脉下去作管线切换"的方式
请问他说得对吗? 如果是的话 要怎麽实现呢?
有没有板上会用verilog HDL实现pipeline的高手呢?
可以分享一下您是如何写code的吗?
还有想请问 当程式用pipeline完成後
用 QuartusII 软体合成电路之'clk'(在timing analysis里面)真的会变快吗?
万分感谢 ^___^
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◆ From: 125.230.146.232
1F：→ SILee:不就是non-blocking的写法...一般HDL的书都会有example吧 08/24 20:40
2F：推 deathcustom:Ciletti的Advanced Digital Design with The Verilog 08/25 01:47