作者pierreqq (pierre)
看板Electronics
标题Re: [问题] verilog硬体设计观念问题~
时间Tue Aug 19 11:57:53 2008
※ 引述《luckyBF (请给我毕业，谢谢)》之铭言：
: 我个人是觉得~针对我所写的Code硬体，
: 应将其模拟与处理器的沟通弄好无误~确定可以动後~
: 就代表我设计的电路与处理器的Bus讯号，完全符合~~
: 然後就可以挂载上去~让它实际compililer~然後下载到FPGA直接应用~~并看有没有错~
: 尔後就可以进行其它系统的整合了，或是嵌入式软体部份的设计~
: 但有个长辈觉得，我应该将verilog code的模拟环境写的更完整！
: 将整个最後系统的三个处理器都模拟出来，然後去模拟过後，才可以去compilier~
我的见解不知道对不对，说错了请不要在意
1. IP bus simulation 没问题，并不代表真正挂上NiosII可以work
2. 你确认过integration这一步骤了吗
3. FPGA 出错时，你如何Debug? 乱枪打鸟拉讯号出来看？还是有根据的分析？
看你的描述似乎没把niosII跟你写的IP放在一起simulation过
虽然你信誓旦旦的说Bus simulation没问题，但是其实还是有机会在其他地方出现问题
一般HW基本上都会确认到register R/W 没问题才会release 给FW做验证
你做到怎样的地步呢？不然真的是别人小孩死不完，FW万能
另外你前辈要求做到System verification,要真的放software code 进去跑
simulation就真的弱掉了，不过大多会要求到可以access register，可以boot
他要求的东西，换成是我也会要求的，大部分都会丢给负责整合的人去处理
说真的，这工作量不是很轻，但也没那麽难啦
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 211.78.167.166
1F：推 luckyBF:感谢您的回应orz，但有几个不是很清楚的地方想再请问一下~ 08/19 14:14
2F：→ luckyBF:有关模拟的部份，因为处理器我想不到办法拉出来模拟，所以 08/19 14:14
3F：→ luckyBF:根据手册的bus规则，我有自己写一组模拟处理器的介面~然後 08/19 14:15
4F：→ luckyBF:自己挂自己的ip上去跑…不知道这样的做法适不适当，还是有 08/19 14:16
5F：→ luckyBF:更好的方法可以解决模拟… 08/19 14:18
6F：推 skkks:Bus simulator我会先找代理商要看看~尽量不要自己写~ 08/24 22:21
7F：→ skkks:自己写simulator很容易有自己测自己~找不到问题~ 08/24 22:21
8F：→ skkks:还有~其实写个简单的FW程式应该是不难的~NIOS有支援c语言~ 08/24 22:23