作者fakeQQQ (冲冲冲~)
看板Electronics
标题[问题] Dynamic logic circuit
时间Sat Aug 2 02:56:54 2008
以史密斯上的原型来说
是Pseudo NMOS的情况,上面那个电晶体改输入clock
PDN下面再加一个clock
我提的问题是 : 如果我把PDN跟clock的位置对调 会有什麽效果?
看了不同的教材 都是GND接到clock再接到PDN再输出
但如果把clock跟PDN位置对调 在放电的时候 body effect的影响是不是会变小?
当然 也有另一个副作用 就是 在输出高电位的时候 charge sharing 会比较严重
除了这两个改变以外 还有其他的吗?
以及 为什麽多数都是用clock在下的方式?
谢谢
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