作者stanlly9 (ptt系统不习惯>"<)
看板Electronics
标题Re: [问题] FPGA to FPGA问题
时间Fri Jun 27 02:30:10 2008
※ 引述《skkks (肉多肚子大)》之铭言：
: ※ 引述《kuraki7up (Make Mai Day)》之铭言：
: : ┌───┐ ┌────┐
: : │ out├─DATA─┤in out├─DATA
: : │A out├─CLKA─┤in B out├─CLKB
: : └───┘ └────┘
: 我想你的CLKA与CLKB不是同步的~只是在频率规格上频率相同~
: CLKB与CLKA的source 不同~~如来自不同OSC~
: 2700000.....1 HZ与2700000......2HZ是不同的
: 自然一段时间会错个一笔
:
看起来你的 B_module 跟 A_module 之间是 async 的
也许 B这块应该就是一个单纯的 synchronizer罗
最简单的synchronizer必须要直接接两个register(D-flip flop)且应该都是接CLKB
两科直接串在一起 可以较容易避免亚稳化(metastable)的问题
我猜隔一段时间会错的理由就是因为metastable发生...
不过正常的case来说 synchronizer 都有所谓的 mean-time-to-failure 的问题
在不然的话 可能就要用真正的 async ckt来解了..
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