※ 引述《kuraki7up (Make Mai Day)》之铭言： : 我有两颗FPGA 其中一颗配合CLK_A丢出资料给另一颗 : 另一颗根据收到的CLK_A和DATA要再配合自己的CLK_B丢出DATA,两个CLK是相同频率,但 : 各个独立 : 如图: : ┌───┐ ┌────┐ : │ out├─DATA─┤in out├─DATA : │A out├─CLKA─┤in B out├─CLKB : └───┘ └────┘ : DATA├D1┼D2┼D3┼D4┼D5┼D6┼D7┼ 每到CLKA负缘 资料变化 : CLKA ╴□╴□╴□╴□╴□╴□╴□η : DATA 0┼D1┼D2┼D3┼D4┼D5┼D6┼D7 将抓到的资料以对准CLKB排列丢出 : CLKB □╴□╴□╴□╴□╴□╴□╴ : 以Verilog写法 有何比较好的方式? : PS:我是先CLKA正缘触发将资料抓到暂存器 : 再利用CLKB负缘触发将暂存器资料丢出来 : 可是好像隔一段时间就会传错 : 例如资料进来是101010101010规律变化,但我用此方式丢出资料却是10101011010101 : 谢谢 我想你的CLKA与CLKB不是同步的~只是在频率规格上频率相同~ CLKB与CLKA的source 不同~~如来自不同OSC~ 2700000.....1 HZ与2700000......2HZ是不同的 自然一段时间会错个一笔 --

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