作者hisanick (外村尼克)
看板Electronics
标题[问题]"乘法"与电路和成(design vision)
时间Wed May 28 01:15:20 2008
小弟我最近想打个乘法出来
module time1(in3,in4,out3); //作in3和in4的相乘
input [13:0]in3;
input [13:0]in4;
output reg [13:0]out3 ;
reg [27:0]cc ;
always@( *)
begin
cc <= in3*in4 ;
out3 <= cc[27:14];
end
endmodule
并且利用这种写法来写四次方程式，在ISE模拟时出来的值都是对的
但是我把它丢到design vision去做合成gate level
compile後要存v档时，她跑出两种warning..
1 . Information: Design 'outadder' has multiply instantiated designs. (check
design跑出来的)
2 指令 change_names -rule verilog -hierarchy 时
warning :
testLS_DW_mult_uns_4, net 'b[2]' is connecting multiple ports.
(testLS 是我更大的module)
.
.
.
...很多
3. 存v档时
Verilog writer has added 14 nets to module time1 using SYNOPSYS_UNCONNECTED_
as prefix. Please use the change_names command to make the correct changes
before invoking the verilog writer.
我想问的是是不是在写verilog 而且作合成电路时
不可以使用 * 当作乘法
而是得自己写乘法器??
有经验的大大能帮我指导一下吗??
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.112.18.232
1F：推 arclitetank:wire [13:0] out3 = cc[27:14] ; 05/28 03:23
2F：推 DinoZavolta:可以直接写 * 阿，总不能每次用乘法都要自己刻吧.. @@ 05/28 04:16
3F：推 tkhan:先把书看熟再来coding, blocking non-blocking很基本的东西 05/28 10:06