作者finalhaven (爆炸神威)
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标题[问题]我写的除频器动作不能..
时间Wed May 14 22:51:57 2008
这是我的verilog程式码
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module clk_div(clkin,div_clkout,reset);
input clkin;
input reset;
output div_clkout;
reg [9:0]q;
reg div_clkout;
always@( posedge reset or negedge clkin)
begin
if(reset)
div_clkout = 0;
else if (q == 16)
div_clkout = ~div_clkout;
else
q=q+1;
end
endmodule
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我想问一下就是
这个我跑模拟
结果reset之後反应全无了.....Orz
RESET动作正常，可是除频的功能无法动作
请大大指教(m=_=m)
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当在跑向终点的漫长旅程上，请不要忘记最初起点的梦想!
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.133.46.8
1F：→ jerboawang:q 无初始值, reset 没设定到 q 05/14 22:59
2F：→ finalhaven:是不是只要是Reg都需要初始值@@? 05/14 23:00
3F：推 tkhan:标准的C code.. 05/14 23:08
4F：→ jerboawang:是的,Reg都需要初始值。 把wire和reg的定义再翻清楚 05/14 23:09
5F：推 bighead319:楼上，不是所有reg都需要起使化或是reset的，要看该reg 05/14 23:55
6F：→ bighead319:是拿来做啥用的，一昧reset或是起使化只是增加额外负担 05/14 23:56
7F：→ acelp:没有初始值 unknow会一直不断延伸到相关联的电路... 05/15 00:12