作者lambkin (曼联 冲呀)
看板Electronics
标题[问题] Xilinx CORE Generator IP请教
时间Mon May 5 16:30:47 2008
使用CORE Generator 产生所要的block RAM
在project 中显示的为 "DualPortmMem4x6.xco" file
以下是DualPortmMem4x6.v里的注解
// The synthesis directives "translate_off/translate_on" specified below are
// supported by Xilinx, Mentor Graphics and Synplicity synthesis
// tools. Ensure they are correct for your synthesis tool(s).
// You must compile the wrapper file DualPortmMem4x6.v when simulating
// the core, DualPortmMem4x6. When compiling the wrapper file, be sure to
// reference the XilinxCoreLib Verilog simulation library. For detailed
// instructions, please refer to the "CORE Generator Help".
如果我要使用DualPortmMem4x6.v这个 block RAM 在设计
请问一下我要如何compiler这个RAM
我找到的CORE Generator Help都是旧版的
ISE 9.2i
感谢
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" 即使没什麽苦恼不适,但只要反覆做着一样的事情,
一次又一次,让人厌倦已极,那就够了.厌倦是身为人必有的本质.这是值得庆幸的."
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.112.48.70
1F：推 zxvc:CORE Generator还会另外产生个???_inst.v的档案，里面就有如 05/05 16:36
2F：→ zxvc:何呼叫该module。Compile的时候，ISE会自动去compile DualPor 05/05 16:38
3F：→ zxvc:tmMem4x6.v 05/05 16:41