作者kuraki7up (Make Mai Day)
看板Electronics
标题[问题] FPGA to FPGA问题
时间Fri Apr 18 21:18:10 2008
我有两颗FPGA 其中一颗配合CLK_A丢出资料给另一颗
另一颗根据收到的CLK_A和DATA要再配合自己的CLK_B丢出DATA,两个CLK是相同频率,但
各个独立
如图:
┌───┐ ┌────┐
│ out├─DATA─┤in out├─DATA
│A out├─CLKA─┤in B out├─CLKB
└───┘ └────┘
DATA├D1┼D2┼D3┼D4┼D5┼D6┼D7┼ 每到CLKA负缘 资料变化
CLKA ╴□╴□╴□╴□╴□╴□╴□η
DATA 0┼D1┼D2┼D3┼D4┼D5┼D6┼D7 将抓到的资料以对准CLKB排列丢出
CLKB □╴□╴□╴□╴□╴□╴□╴
以Verilog写法 有何比较好的方式?
PS:我是先CLKA正缘触发将资料抓到暂存器
再利用CLKB负缘触发将暂存器资料丢出来
可是好像隔一段时间就会传错
例如资料进来是101010101010规律变化,但我用此方式丢出资料却是10101011010101
谢谢
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◆ From: 203.70.99.66
1F：→ horsehead:注意一下两个时脉的相位 04/18 23:13