作者kk123 (￣▽￣||)
看板Electronics
标题[问题] 1MHz 的 Clock generator 要用什麽架构？
时间Fri Apr 18 19:40:53 2008
我这个 Clock generator 的VDD工作范围为 2.5 ~ 5.5v
主要是用在 Switched-capacitor voltage converter内，当作 System Clock 用
除了 RC-Relaxation 的架构外，请问其他常用的架构有哪些啊？
（不用 RC-Relaxation 的原因是那颗 C 的容值要作很大，才不会因为寄生效应而影响
其振震频率... 但我可不希望整个 Chip 都是 C =___= ）
--
╭───── ╱╲ ▁▁ ╱╲
───────────────────╮
│ |▁: │ ◢
〃〝 ◣ │
＿＿ ＿＿ │
│ :▁| ◤
＞ ＜◥
| ╱ : ╱ ╱ | : ＿ | │
│ |▁: ◣ ◢
▼ ◣ ◢
: ╲ | ╲ : | ￣ ＿ : │
│ :▁| ◣◥
"◢ ▼ ◣"◤
◢ ￣￣ 玮│
╰────── ( ▆▆ )
────────────────────╯
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 122.116.231.229
1F：→ MasterChang:直接用OSC不就得了？才1MHz... 04/19 17:41
2F：→ kk123:......这是要作在 IC 内的... 不太可能再多2只pin 04/19 22:34
3F：推 muezz:要先想想看jitter对电路有没有差 04/26 23:17